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RISC(リスク)とは、Reduced Instruction Set Computer(縮小命令セットコンピュータ)の略で、マイクロプロセッサのアーキテクチャすなわち設計手法の一つである。命令の種類を減らし、回路を単純化して演算速度の向上を図ろうとする手法である。

このアーキテクチャの着想は、従来のCPUに備わっていた様々な命令の大部分が、実際のプログラムを書く際にはほとんど使われていないことが見出されたことにある。CISCアーキテクチャでは、複数の処理を一挙にこなす複雑な命令をもち、また、個々の演算命令につき、任意のアドレッシングモードを組み合わせることが可能(直交性がある)で、総数として(演算命令の種類×アドレッシングモード)個の命令が存在する。だが実際に作成されたプログラムを解析すると、使用される命令はそのうちのごくわずかなものに限られることが判り、それに基づいて命令セットを簡単な命令に絞って実装することで全体としての高速化を図るアーキテクチャである。

◆ 特徴

RISCアーキテクチャの特徴としては

・ 固定命令語長

:命令の解読に際して可変長命令では命令の切り出し等に時間がかかっていた欠点を排除し、命令デコードに要する時間を短縮すると共に、命令の先読みをしてパイプラインの効率を上げる。

・ 全ての演算は1クロックで実行する。

:パイプライン動作にウエイトを生じさせない。初期のアーキテクチャでは乗除算命令を排除し、複数の命令を組み合わせて乗除算を実現した。

・ 演算はレジスタ‐レジスタ間演算のみ

:回路の単純化を図るとともに、メモリ・アクセスのレイテンシがパイプライン動作に悪影響を与えるのを避ける

・ ワイヤードロジックで構成する

:マイクロコードによる命令実行を排して命令に所要のクロックサイクル数を削減するとともに、命令解析・実行を行う回路をゲートの組み合わせで実装し、高クロック動作を可能にする。

・ 多数のレジスタを備える。

:メモリへのアクセスを減らし、メモリ・アクセスによるレイテンシで動作が遅延するのを避ける

・ 遅延実行スロット

:パイプラインハザードを避ける

などが挙げられるが、例外も多い。

CISCではハードウエアでサポートされているスタック操作命令がRISCにはなく、スタック操作データのPUSH、POP、割り込み発生時のレジスタの退避、サブルーチンへジャンプした時の帰りアドレスの保存、復帰などの処理は単純な命令を組み合わせてソフトウエアで明示的に実現することになる。命令の組み合わせによって発生するパイプラインハザードはコンパイラでコード生成時に検出し、命令の順序を最適化することで回避する。排他制御などで不可欠なアトミック命令はRISCでもサポートされる。

命令語長を固定長にすることでパイプライン処理の処理効率を向上させることができるが、プログラムをコンパイルする際にパイプライン動作を前提とした最適化を行う必要があり、コンパイラは複雑になりがちである。

◆ 歴史

◇ RISC設計思想

1970年代後半、IBMなどの研究で、実際に使用されているプログラムを解析したところ、いわゆる直交性のある命令とアドレッシングモードの組み合わせの大部分は実際のプログラムでは使われていないことが判明した。これは、プログラミング技法が、従来のアセンブリ言語を直接使った記述から、高級言語で記述してコンパイラを使ってバイナリを得る形態に移り変わったことの副産物である。CISCの命令セットには、初期にはアセンブリ言語でプログラムを記述するうえで便利な命令が含まれ、後にはコンパイラのコード生成を前提に、高級言語の制御構文を機械語のレベルでそのまま実装できる、複雑な命令も含む様になったが、当時のコンパイラはCISCのCPUが持つ利点をあまり生かせていなかった。というのもコンパイラの開発は非常に高度な技術を要し、困難を伴うことだったからである。市場にはそれでもコンパイラが浸透していき、直交性の利点は薄められていった。

もうひとつの発見は、複雑な処理を行う命令の所要時間と、同等のことをする単純な命令の組み合わせの所要時間を比較したとき、しばしば前者が遅いということである。このパラドックスは、CPUの設計に許容される期間の制限から生じた。設計者は十分な時間を与えられず、全ての命令の処理を最適化することができずに、結果としてよく使われる命令の処理時間だけを最適化したのである。有名な例としてVAXのINDEX命令がある。この命令はループを使った同等機能のプログラムコードよりも遅かった。

一方で、メモリの速度よりもCPUの速度の向上が著しくなってきていた。1970年後半の時点でも、以後、CPUの演算速度の向上に対してメモリアクセスの速度の向上は限定的であり、速度差が拡大することが明らかだった。すなわち、今後10年の間にCPUの演算速度は相対的にメモリアクセスの10倍、100倍となってゆくのである。こうしてより高速化していくCPUの演算速度を維持するためにはアクセスまでの時間が短いレジスタ(後にはキャッシュ)を増やさなければならいことは明らかだった。これら多数のレジスタやキャッシュメモリを実装するための面積をシリコン上に確保する必要が生じた。これに対し、CPUのアーキテクチャを単純にしてその面積を削減することで、レジスタやキャッシュの為の面積を確保できた。

さらにRISCアーキテクチャの別の優位性が、実際に使われているプログラムの解析結果からも明らかになった。アンドリュー・タネンバウムは様々なプログラムを集めて計測結果をまとめ、多くのプロセッサの備える仕様は、実際のプログラムで要求されるものより過剰であることを立証した。例えば、プログラム内の定数値のうち98%が13ビットに収まることを示したが、一方で既存のCPUのほとんどは定数値を格納するエリアのサイズとして8ビットの倍数にあたるサイズを用意していた。典型的には8ビット、16ビット、32ビットである。

これが意味するのは、命令のビット・フィールド構成を適切に設計することで、命令に使用する定数を命令のオペランド・フィールドに格納し、メモリアクセスを減らすことができるということである。定数をメモリやレジスタから取ってくるのではなく、命令に必要な定数を当該命令の中に格納することで速度を向上させることができる。

しかし、これを実現するためには命令を表現するビット・フィールド幅を小さくする必要がある。さもなければ命令の中にそれなりのサイズの定数を埋め込むことができないからである。

これらの要素を背景に、アドレッシングモードと命令数を削減する、縮小命令セット (Reduced Instruction Set) という用語が生まれた。

但し、RISCアーキテクチャと言われるCPUであっても、機種によっては巨大な命令セットを持つこともあるので、これは正確な用語ではない。従来のアーキテクチャとRISCの本質的な違いは、全ての演算をレジスタ間で行い、メモリへの読み書きをレジスタとメモリの間の転送に限る点である。このためRISCはロード/ストア・アーキテクチャとも呼ばれる。RISCアーキテクチャの概念と対比して、従来の設計手法はComplex Instruction Set Computer (CISC) として知られるようになった。ただし、これはあくまでもRISCと対立する概念として捉えるときに使う用語である。

RISCの設計思想は命令セットを縮小することにある。この副作用として、命令を識別するのに必要なビットフィールド幅が小さくできるため、命令内にオペランドデータを直接含ませる余地が生じ、レジスタやメモリを使わずに済む場面が多くなった。同時にメモリへのインタフェースが単純化され(メモリにアクセスするタイミングが単純化され)、最適化できるようになった。

しかし、RISCにも欠点があった。単純な命令を組み合わせてプログラムを書くため、複雑な命令を持つCISCに比べて同じタスクを実現する場合に必要な命令数が増えた。加えて初期のRISCは命令語長が32ビット幅であり、プログラム容量が大きくなり、コード密度が低くなると指摘された。当時、利点と欠点のどちらが性能にインパクトがあるかは議論の的となった。

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